내가 전전한 직업 콜랙션 중에는 반도체 설계도 있다.
정확하게 말하자면 반도체 설계 공포증에 걸린 업체를 위해 FPGA 시뮬레이션을 해 주는 것.
ASIC 샘플 하나 뽑아내는데에만 몇달의 시간에다 수십억을 잡아 먹는데, 그게 제대로 돌아가면 참 다행이지만 아니면 조그만 회사 하나 정도는 가볍게 넘아간다.
그래서 불안한 맘을 누르기 위해 별별 시뮬레이션을 다 해보는 데, FPGA 는 거의 실증 수준까지 올라가기 때문에 반드시 포함되는 단계이다.
FPGA 설계에서 종종 벌어지는 난해한 현상중에 하나가 인과 순서가 뒤바뀌는 경우이다.
설계치와 일치된 결과가 나오기는 하는데 데이타는 들어가지도 않았다는 것.
결과가 먼저 나오고 다음에 원인이 발생한다.
그러나 그 결과가 설계치와 같다는, 즉 예정된 것이라는 것은 그 결과를 만들어 낼 수 있는 정확한 정보에 따른 입력이 있었다는 것이므로 우연이 될 수 없다.
미래의 일을 알 수 있다는 것은 그 미래의 일이 이미 벌어졌었으며 따라서 그 미래는 이미 과거이다.
이런 현상은 설계 복잡도가 매우 높고 또 매우 고속으로 동작시킬때 발생한다는 것을 경험적으로 알고 있는 설계자들은 설계 부하를 적절히 배분하여 이 문제를 깔끔히 해결해 버린다.
해결법을 알고 있다면 문제거리가 될 수 없으므로 이 이야기는 개발자들간의 잡담 정도로 끝나고 아무도 더 이상 심각하게 생각하지는 않는다.
어떤 친구는 이런 해석을 내 놓았다.
컴퓨터 CPU 와 같은 디지틀 시퀀스 설계에서는 클럭에 의해 시퀀스가 변경된다.
클럭이 바뀌기 전이 과거 즉 원인이고 클럭이 바뀐 다음이 현재 즉 결과가 된다. 현재의 결과는 당연히 미래의 원인이 된다.
그래서 클럭을 일반적으로 처리속도의 기준으로 보는 것이다.
클럭속도는 초당 바뀐 횟수로 나타나면 1GHz 이면 1,000,000,000 번 바뀐 것이다.
시간은 빛의 속도라는 한계를 갖고 있다.
빛의 속도에서는 시간은 정지한다.
전자파는 파장의 길이 차이만 있는 빛이다.
약간의 차이는 있지만 전기의 속도를 광속과 같다고 한다.
빛의 속도는 29만9792.458km/초 = 299,792,458 m/초
XILIX 제품중에 집적도가 가장 높고 가장 빠른 버텍스-7 의 경우 최대 데이타 레이트 클럭은 무려 28GHz
299,792,458m / 28,000,000,000 Hz = 0.0107068735 m /Hz
클럭이 한번 바뀔 동안 빛은 1.07 센티미터를 전진한다. 이렇게 보면 빛의 속도도 별 것 아닌것 같다.
버텍스-7 의 회로선폭은 28nm 이고
프로그래밍 가능한 게이트 수는 2,000,000 개. 모든 게이트를 직렬로 바이패스 되도록 프로그래밍한다면
모든 게이트의 최소 연결 거리는 28nm * 2,000,000 = 0.056 m (물론 실제 이렇게 짧을 수는 없다)
이제 빛의 속도를 전체 게이트 연결거리로 나누면
0.0107068735 m / 0.056 m = 0.19
즉 클럭당 빛은 반도체 다이 전체면적의 19% 만 이동 할 수 있다.
이제 입력과 출력을 각기 첫번째 게이트와 마지막 게이트에 고정시켜 보자.
전기에 실린 정보가 19% 거리를 통과하면? 이 지점이 광속이다, 정보 전달의 관점에서 시간은 정지한다.
더 지나면? 시간은 역행한다.
인과관계는 정보가 원인발생 시점에서 출발하여 결과 시점으로 이동한 것이고 기준좌표는 시간이다.
첫번째 게이트에서 출발하여 마지막 게이트로 가는 정보는 절대 시간 좌표 상에 있지 않다. (더 이상 시간을 기준으로 할 수 없다)
설계 복잡도가 높을 수록 정보 경로의 길이는 길어지고 고속일수록 빛의 속도는 찌질한 것이 되어 가므로 결과적으로
원인과 결과의 시간상 위치는 뒤틀려 지기 시작하여 박봉에 주7일 근무하는 불쌍한 설계자들만 괴롭히고 있는 것이라는.
난 이 친구 생각이 맞지 않을까 한다.
종종 그런 생각이 드는데
우리가 절대시하는 인과 라는 것은 아주 특수한 경우이고 전우주적인 일반론으로서는 인과 같은 것 없다고.